校園招聘，之前在他們官網(wǎng)投了簡歷，投的時候糾結(jié)是投FPGA還是投數(shù)字IC崗，最后選擇了FPGA，以為會是自己熟悉的東西，但結(jié)果有點(diǎn)出人意料。芯動的FPGA主要是做原型驗(yàn)證的，總共兩面，兩面的感覺都不是很好，果然面完一周以后就沒掛了。

芯動科技FPGA工程師面試題

一面：
1、FPGA開發(fā)流程
2、你提到綜合，那你有寫過約束嘛？
3、你提到復(fù)位，那你知道異步復(fù)位和同步復(fù)位的優(yōu)缺點(diǎn)嘛？
4、如何做脈沖同步？除了握手還有其他辦法嘛？異步FIFO有哪些要點(diǎn)？空滿信號如何判斷？
5、簡歷里提到你了解ASIC設(shè)計(jì)，那他與FPGA的設(shè)計(jì)流程有那些不同呢？
6、如果將工程從ASIC移植到FPGA上，需要注意哪些東西？
7、你知道透明鎖存器嘛？如何使用透明鎖存器搭建一個觸發(fā)器？
8、如何防止一個常1或常0信號不會被綜合掉？
9、OFDM調(diào)制是怎么實(shí)現(xiàn)的？串并轉(zhuǎn)化是怎么實(shí)現(xiàn)的？
10、寫過腳本語言嘛？用過AXI AMBA這些協(xié)議嘛？
11、了解vivado的使用技巧嗎？優(yōu)化策略之類的？
12、你有什么想問的？

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校園招聘會投遞的簡歷，hr打電話約的面試，直接就是技術(shù)面試，線上視頻面試，整體感覺還可以。沒有八股文之類的問題，主要圍繞項(xiàng)目。

芯動科技fpga開發(fā)工程師面試題

首先是自我介紹，之后讓你介紹一下做的項(xiàng)目，大概做了哪些部分，做了多長時間，畢設(shè)是什么。項(xiàng)目問的比較多，感覺更偏重于難度和使用工具的全面性。后來問了自我優(yōu)勢，就結(jié)束了。

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公眾號投遞。面試是通過騰訊會議視頻面試。面試中主要詢問了項(xiàng)目相關(guān)的一些問題。面試官年齡偏大。驗(yàn)證思維

芯動科技數(shù)字ic設(shè)計(jì)工程師面試題

1.需求分析(制定規(guī)格書)。分析用戶或市場的需求，并將其翻譯成對芯片產(chǎn)品的技術(shù)需求。
2.算法設(shè)計(jì)。設(shè)計(jì)和優(yōu)化芯片鐘所使用的算法。這一階段一般使用高級編程語言（如C/C++），利用算法級建模和仿真工具（如MATLAB，SPW）進(jìn)行浮點(diǎn)和定點(diǎn)的仿真，進(jìn)而對算法進(jìn)行評估和優(yōu)化。
3.構(gòu)架設(shè)計(jì)。根據(jù)設(shè)計(jì)的功能需求和算法分析的結(jié)果，設(shè)計(jì)芯片的構(gòu)架，并對不同的方案進(jìn)行比較，選擇性能價(jià)格最優(yōu)的方案。這一階段可以使用SystemC語言對芯片構(gòu)架進(jìn)行模擬和分析。
4.RTL設(shè)計(jì)（代碼輸入）。使用HDL語言完成對設(shè)計(jì)實(shí)體的RTL級描述。這一階段使用VHDL和Verilog HDL語言的輸入工具編寫代碼。
5. RTL驗(yàn)證（功能仿真）。使用仿真工具或其他RTL代碼分析工具，驗(yàn)證RTL代碼的質(zhì)量和性能。
6.綜合。從RTL代碼生成描述實(shí)際電路的門級網(wǎng)表文件。
7.門級驗(yàn)證（綜合后仿真）。對綜合產(chǎn)生的門級網(wǎng)表進(jìn)行驗(yàn)證。這一階段通常會使用仿真、靜態(tài)時序分析和形式驗(yàn)證等工具。
8. 布局布線。后端設(shè)計(jì)對綜合產(chǎn)生的門級網(wǎng)表進(jìn)行布局規(guī)劃（Floorplanning）、布局（Placement）、布線（Routing），生成生產(chǎn)用的版圖。
9.電路參數(shù)提取確定芯片中互連線的寄生參數(shù)，從而獲得門級的延時信息。
10.版圖后驗(yàn)證。根據(jù)后端設(shè)計(jì)后取得的新的延時信息，再次驗(yàn)證設(shè)計(jì)是否能夠?qū)崿F(xiàn)所有的功能和性能指標(biāo)。
11.芯片生產(chǎn)。生產(chǎn)在特定的芯片工藝線上制造出芯片。
12. 芯片測試。對制造好的芯片進(jìn)行測試，檢測生產(chǎn)中產(chǎn)生的缺陷和問題。

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